DDR2

严格的说DDR应该叫DDR SDRAM,人们习惯称为DDR。DDR SDRAM是Double Data Rate SDRAM的缩写,是双倍速率同步动态随机存储器的意思。

SDRAM在一个时钟周期内只传输一次数据,它是在时钟的上升期进行数据传输;而DDR则是一个时钟周期内传输两次次数据,它能够在时钟的上升期和下降期各传输一次数据,因此称为双倍速率同步动态随机存储器。

DDR的时钟线CLK 、CLK#为差分线,CLK#与正常CLK时钟相位相反,形成差分时钟信号。而数据的传输在CLK与CLK#的交叉点进行,可见在CLK的上升与下降沿(此时正好是CLK#的上升沿)都有数据被触发,从而实现DDR。

时钟信号组:CK,CK#

数字信号组DQ,DQS/ DQS #,DM,其中每个字节又是内部的一个通道Lane组,如DQ0~DQ7,DQS0/DQS0#,DM0为一个信号组。

 地址信号组:ADDRESS

 命令信号组:CAS#,RAS#,WE#,BA

 控制信号组:CS#,CKE,ODT

 Feedback  clocks: sync_clk

一般来说,DQ,DQS和时钟信号线选择GND作为参考平面,因为GND比较稳定,不易受到干扰。地址/命令/控制信号线可选择VDD作为参考平面,因为这些信号线本身就含有噪声。

对于双向I/O信号来说,例如DQ,在信号的两端,需要放置电阻,当布局空间受限的情况下,串行端接电阻Rs放置在走线的中间,用来抑制发射。

对于单向的信号来说,例如地址线,控制线,串行端接电阻放置在走线中 间或者是信号的发送端,推荐放置在信号的发送端。

一个数据组Data、 Data strobe 、 Data mask之间的误差为±25mil

 Data strobe之间可以有500mil的误差

 数据与时钟CK之间没有严格的等长要求

这里的电源完整性指的是在最大的信号切换情况下,其电源的容差性。当未符合此容差要求时,将会导致很多的问题,比如加大时钟抖动、数据抖动和串扰。

在 DDR的设计上有三类电源,它们是VDD、VTT和Vref。

Vref:参考电压,承载着比较小的电流,走线20mil左右,与其它线间距15-20mil。且通过一两个去耦电容就可以达到目标阻抗的要求。由于Vref相当重要,所以去耦电容的摆放尽量靠近器件的管脚。

VTT:用于端接地址、命令、 控制信号线,并不短接时钟线,具有很大的瞬间电流,此电流可以算出来,最终可以通过增加去耦电容的数量来实现目标阻抗匹配。走线的时候需要大面积的铺铜,最好在表层。

DDR3

单线阻抗:控制在40-60欧姆之间   ( 默认50欧姆为标准)

差分阻抗:100欧姆

VTT需要至少150mil线宽处理, 最好能够表底层铺铜

REF至少20mil线宽处理

DDR4

最后修改日期:2021-01-11

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